설명
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.2의 문제로 인해. Preadder 및 Coefficient Verilog HDL과 함께 M18x19_systolic 사용할 때 아래와 같은 오류 메시지가 표시됩니다. 언어 템플릿입니다.
Verilog HDL 오류 <템플릿 파일 이름>.v(46): 크기에 대한 0 또는 음수 값
해결 방법
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.2이 이 문제를 해결하려면 다음 단계를 수행하십시오.
인텔® Quartus® Prime Pro 언어 템플릿에서 RTL 수정 - 20nm 장치의 DSP 기능 - 프리애더 및 계수 M18x19_systolic:
보낸 사람:
reg 서명 [COEF_WIDTH-1:0] c4_coef [0];
받는 사람:
reg 서명 [COEF_WIDTH-1:0] c4_coef[0:0];
또는:
reg 서명 [COEF_WIDTH-1:0] c4_coef;
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.3부터 해결되었습니다.