문서 ID: 000096311 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-05-20

'50GE-2' 변형의 F-Tile 이더넷 FPGA 하드 IP에 하드 리셋만 적용했을 때 o_tx_serial[1:0] 핀에 출력 데이터가 없는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® Prime Pro Edition 소프트웨어 버전 22.4 이상의 문제로 인해 o_tx_serial[1:0] 핀에 출력 데이터가 표시되지 않을 수 있으며, '50GE-2' 변형이 있는 F-Tile 이더넷 FPGA 하드 IP에 하드 리셋 [i_rst_n]만 적용하면 o_tx_ready 토글되지 않습니다.

해결 방법

Quartus® Prime Pro Edition 소프트웨어 버전 22.4 이상에서 이 문제를 해결하려면 i_tx_rst_n, i_rx_rst_n, csr_rst_n 및 i_rst_n 적용하십시오.

이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

관련 제품

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인텔® Agilex™ FPGAs 및 SoC FPGAs

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