문서 ID: 000096802 콘텐츠 형태: 오류 메시지 마지막 검토일: 2023-12-14

F-tile IP가 인텔® FPGA Cadence Xcelium* 및 Synopsys VCS* 시뮬레이터에서 정교화 오류가 표시되는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.3 및 23.2의 변경으로 인해 Cadence Xcelium* 및 Synopsys VCS* 시뮬레이터를 사용하여 자세히 설명할 때 다음과 같은 오류가 나타날 수 있습니다.

Synopsys VCS* 시뮬레이터

오류-[ICPD_INIT] 잘못된 드라이버 조합 <QUARTUS_INSTALL_DIR>/eda/sim_lib/synopsys/ctfb_hssi_atoms_ncrypt.sv, 4246150

Cadence Xcelium* 시뮬레이터

xmelab: *E,MULAXX(<QUARTUS_INSTALL_DIR>/eda/sim_lib/ctfb_hssi_atoms_ncrypt.sv): 출력 변수를 always_ff 여러 드라이버가 감지clairvoyance_match..

이러한 오류는 인텔® FPGA F 타일 IP를 시뮬레이션할 때만 발생합니다.

해결 방법

이러한 문제를 해결하려면 시뮬레이터별 스위치를 사용하여 시뮬레이션을 진행합니다.

Synopsys VCS* 시뮬레이터:

스크립트에서 elaboration 스위치( -ignore initializer_driver_checks)를 사용합니다.

예제:

USER_DEFINED_ELAB_OPTIONS="-무시 initializer_driver_checks "

sh $QSYS_SIMDIR/synopsys/vcs/vcs_setup.sh QSYS_SIMDIR=$QSYS_SIMDIR QUARTUS_INSTALL_DIR=$QUARTUS_INSTALL_DIR USER_DEFINED_ELAB_OPTIONS="\"$USER_DEFINED_ELAB_OPTIONS\"" SKIP_SIM=$SKIP_SIM TOP_LEVEL_NAME=$TOP_LEVEL_NAME

이 스위치를 추가하면 오류 메시지가 다음 경고로 변환됩니다.

경고-[LOOP-REROLL-ENABLED] 루프 재롤 최적화가 활성화됨<QUARTUS_INSTALL_DIR>/eda/sim_lib/synopsys/ctfb_hssi_atoms2_ncrypt.sv, 26

이 블록의 라인 디버그 용량에 영향을 미칩니다. 이 블록의 라인 디버그 용량을 보존하려면 스위치 -Xrerolloff를 추가하십시오.

Cadence Xcelium* 시뮬레이터:

스크립트에서 정교화 스위치( -warn_multiple_driver )를 사용합니다.

예제:

xmelab -warn_multiple_driver -relax -timescale '1 ps / 1 fs' -genhier -access +rwc <top_level_name>

이 스위치를 추가하면 오류 메시지가 다음 경고로 변환됩니다.

xmelab: *W,MULAXX(<QUARTUS_INSTALL_DIR>/eda/sim_lib/ctfb_hssi_atoms_ncrypt.sv): 출력 변수를 always_ff하는 여러 드라이버가 clairvoyance_match 감지되었습니다..

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Agilex™ FPGAs 및 SoC FPGAs

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