문서 ID: 000096962 콘텐츠 형태: 정오표 마지막 검토일: 2024-06-18

이더넷 서브시스템 FPGA IP를 사용할 때 50g/100g/200g 및 400g 속도에 대한 'Stat' 상태 레지스터에 액세스하려고 할 때 AXI-Lite 인터페이스가 시뮬레이션에서 'x'를 읽는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

이더넷 하위 시스템 FPGA IP 버전 23.3의 문제로 인해 사용자는 AXI-Lite를 사용하여 상태 레지스터에 액세스할 수 없습니다.

해결 방법

이 문제에 대한 해결 방법은 없습니다.
이 문제는 이더넷 하위 시스템 FPGA IP의 향후 릴리스에서 수정될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Agilex™ F-시리즈 FPGAs 및 SoC FPGAs

1

추가적 도움이 필요하십니까?

지원팀 연락처

보증 제외

1

본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.