문서 ID: 000097202 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2024-11-22

Cadence Xcelium* 시뮬레이터를 사용할 때 F-타일 변형에 대한 PCI Express* 설계 예용 다중 채널 DMA FPGA IP가 시뮬레이션되지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® Prime Pro Edition 소프트웨어 버전 22.1에서 23.3까지의 문제로 인해 Cadence Xcelium* 시뮬레이터를 사용할 때 F-타일 변형에 대한 PCI Express* 디자인 예제용 다중 채널 DMA FPGA IP가 시뮬레이션되지 않습니다.

해결 방법

시뮬레이션에서 이 문제를 해결하려면 아래 명령을 사용하여 Cadence Xcelium 시뮬레이션을 실행합니다.

Quartus® Prime Pro Edition 소프트웨어 버전 23.3의 경우

sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sv" USER_DEFINED_ELAB_OPTIONS="-warn_multiple_driver\ -timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="" | 티 simulation.log

Quartus® Prime Pro Edition 소프트웨어 버전 22.1 - 23.2의 경우

sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sv" USER_DEFINED_ELAB_OPTIONS="-timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="" | 티 simulation.log

이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 23.4에서 해결되었습니다.

관련 제품

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인텔® Agilex™ FPGAs 및 SoC FPGAs

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