이더넷 인텔® FPGA IP용 E-Tile 하드 IP의 문제로 인해. 이더넷 인텔® FPGA IP용 E-Tile 하드 IP의 여러 인스턴스를 DR(동적 재구성) 모드가 있는 프로젝트에 추가하면 분석 및 합성이 실패합니다. 유사한 파일 이름을 생성하는 IP의 여러 인스턴스로 인해 오류가 발생합니다. 다음은 관찰되는 일반적인 오류 메시지의 예입니다.
오류(13452): alt_ehipc3_reset_controller_dr.sv(173)에서 Verilog HDL 모듈 인스턴스화 오류: 모듈 "alt_ehipc3_reset_controller"에 "POWER_ON_RESET_EN"라는 매개 변수가 없습니다.
오류(13452): alt_ehipc3_reset_controller_dr.sv(182)의 Verilog HDL 모듈 인스턴스화 오류: 모듈 "alt_ehipc3_reset_controller"에 "DR_EN"라는 매개 변수가 없습니다.
오류(21358): alt_ehipc3_reset_controller_dr.sv(185)에서 Verilog HDL 오류: 'clk'는 포트가 아닙니다.
오류(13305): alt_ehipc3_reset_controller_dr.sv(187)에서 Verilog HDL 오류: "i_reserved" 포트를 찾을 수 없습니다.
오류 (13305) : alt_ehipc3_reset_controller_dr.sv (188)의 Verilog HDL 오류 : 포트 "o_reserved"를 찾을 수 없습니다.
오류(13305): alt_ehipc3_reset_controller_dr.sv(189)에서 Verilog HDL 오류: 포트 "clear_pending_resets"를 찾을 수 없습니다.
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.2에서 이 문제를 해결하려면
다음 링크에서 패치 0.55를 다운로드하여 설치합니다.
- Windows용 인텔® Quartus® Prime Pro Edition 소프트웨어 v22.2 패치 0.55(.exe)
- Linux용 인텔® Quartus® Prime Pro Edition 소프트웨어 v22.2 패치 0.55(.run)
- 인텔® Quartus® Prime Pro Edition 소프트웨어 v22.2 패치 0.55(.txt) 읽어보기
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.4에서 수정되었습니다.