설명
F-Tile 저지연 이더넷 10G MAC FPGA IP의 문제로 인해 생성된 F-Tile 저지연 이더넷 10G MAC FPGA IP 설계 예가 컴파일되지 않고 다음 오류 메시지가 표시됩니다.
오류(22849): 디자인에서 인스턴스화된 FPGA IP를 사용하려면 DEVICE_INITIALIZATION_CLOCK 옵션을 OSC_CLK_1_25MHZ, OSC_CLK_1_100MHZ 또는 OSC_CLK_1_125MHZ로 설정해야 합니다. 이 할당은 Quartus 설정 파일(*.qsf 파일)에 없습니다.
해결 방법
이 문제를 해결하려면 F-Tile 저지연 이더넷 10G MAC FPGA IP 설계 예제에 대해 생성된 Quartus 설정 파일(*.qsf 파일)을 "set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_100MHZ" 제약 조건으로 수동으로 업데이트하고 컴파일을 다시 실행합니다.
이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 24.1부터 해결됩니다.