문서 ID: 000097681 콘텐츠 형태: 정오표 마지막 검토일: 2024-04-15

동적 재구성 매개변수가 활성화되고 클라이언트 인터페이스 매개변수가 MAC 분할로 설정된 경우 Agilex™ 7 F-Tile 다중 포트 변형에 대한 이더넷 하위 시스템 FPGA IP에서 잘못된 크기의 패킷이 전송되는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® Prime Pro Edition 소프트웨어 버전 23.4의 문제로 인해 동적 재구성 매개변수가 모두 활성화되고 클라이언트 인터페이스 매개변수가 MAC 분할로 설정된 경우 이더넷 하위 시스템 FPGA IP의 다중 포트 Agilex™ 7 F-타일 변형에서 잘못된 크기의 패킷이 전송됩니다. 이 문제는 50GbE에서 400GbE에 이르는 동적으로 재구성 가능한 모든 포트에 영향을 미칩니다.

해결 방법

이 문제에 대한 해결 방법은 없습니다.

이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 24.1부터 해결되었습니다.

관련 제품

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인텔® Agilex™ FPGAs 및 SoC FPGAs

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