Stratix® 10 H-tile 장치용 저지연 50G 이더넷 FPGA IP 코어용 트랜시버 툴킷에서 50Gbps 이더넷 트랜시버 채널이 보이지 않는 이유는 무엇입니까?

저지연 50G 이더넷 FPGA IP 설계 예의 자동 적응 모듈 FSM(Finite State Machine)으로 인해 채널은 Quartus® Prime Pro Edition 소프트웨어 버전 23.3용 트랜시버 툴킷에 나타나지 않습니다. 그리고 더 일찍. 이 문제는 IP 마법사에서 AN/LT 및 자동 적응 모드 활성화 옵션을 켤 때 발생합니다. FSM이 Stratix® 10 H-tile 장치에서 백그라운드 보정을 켜고 끄면 트랜시버 툴킷 작동이 중단됩니다.

AN/LT 활성화 및 자동 적응 모드가 켜져 있는 경우 송수신기 채널이 송수신기 툴킷에 나타나도록 송수신기 툴킷을 시작하기 전에 0x325 및 0x10325 레지스터의 비트[12]에 1'b1을 기록 하여 자동 적응 모듈 FSM을 유휴 상태로 유지합니다. 트랜시버 툴킷을 닫고 0x325의 비트 [12]에 1'b0을 쓴 0x10325 레지스터를 사용하여 시스템 콘솔이 중단되지 않도록 자동 적응 모듈 FSM을 다시 시작합니다.

다음은 저지연 50G 이더넷 FPGA IP 설계 예시를 사용하는 동안 따라야 할 단계로, Stratix® 10 H-tile 장치를 대상으로 하고 AN/LT 및 자동 연결 모드 활성화 옵션을 켭니다.

1. 시스템 콘솔에서 cd hwtest 를 입력하여 TCL 스크립트 폴더로 이동합니다.
2. source main.tcl을 입력하여 main.tcl 파일을 로드합니다.
3. 다중 채널 저지연 50G 이더넷 FPGA IP 설계 예의 경우,
   1. 채널 0에 대해 명령 reg_write 0x325 0x1000 실행합니다.
   2. 채널 1에 대해 명령 reg_write 0x10325 0x1000 실행합니다.
4. 트랜시버 툴킷을 시작하면 50Gbps용 트랜시버 채널이 표시됩니다.

트랜시버 툴킷을 사용한 후 다음 단계를 따르십시오.

1. 트랜시버 툴킷을 닫습니다.
2. 다중 채널 저지연 50G 이더넷 FPGA IP 설계 예의 경우,
   1. 채널 0에 대해 명령 reg_write 0x325 0x0000 실행합니다.
   2. 채널 1에 대해 명령 reg_write 0x10325 0x0000 실행합니다.

이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.