Agilex™ 7 FPGA 설계 사례용 E-Tile 이더넷 IP가 컴파일 중에 오류를 생성하는 이유는 무엇입니까?

Quartus® Prime Pro Edition 소프트웨어 v23.2의 문제로 인해 다음 옵션을 사용하여 Agilex™ 7 FPGA 설계 예제용 E-타일 이더넷 IP를 생성한 후 컴파일 오류가 발생합니다.

1. Core Variant를 Dynamic Reconfiguration이 아닌 다른 옵션으로 설정합니다.
2. ANLT 활성화 확인란을 선택합니다.
3. Core Variant를 Dynamic Reconfiguration으로 설정합니다.
4. 설계 예제를 생성합니다.

컴파일이 실패하고 다음 오류 메시지가 표시됩니다.

오류(13264): ex_100G_alt_ehipc3_fm_2410_zfihiqq.sv(2284)에서 net "sl_csr_rst_dr_cpu[3]"에 대한 여러 상수 드라이버를 확인할 수 없습니다.

오류(13265): ex_100G_alt_ehipc3_fm_2410_zfihiqq.sv(3715)에서 상수 드라이버

오류(16186): 최상위 사용자 계층 구조를 정교화할 수 없습니다.

오류: 흐름 실패: 오류: 파티션에 대한 정교화 실패 "|"

이 문제를 해결하려면 Core Variant를 Dynamic Reconfiguration으로 설정하기 전에 Enable ANLT가 설정되어 있지 않은지 확인한 다음 예제 디자인을 생성하십시오.

enable ANLT 및 Dynamic Reconfiguration 옵션은 함께 사용할 수 없으며 동시에 활성화해서는 안 됩니다.

이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 24.1에서 해결되었습니다.