문서 ID: 000098408 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-08-02

F-Tile Dynamic Reconfiguration Suite FPGA IP 설계 예제를 시뮬레이션할 때 F-Tile 이더넷 다중 속도 FPGA IP의 o_p0_rx_hi_ber 포트가 AN/LT 및 DR을 따라 100GE-4에서 2x50GE-1 프로파일로 어설션되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 23.4 이상의 문제로 인해 F-Tile 동적 재구성 제품군 FPGA IP 설계 예 시뮬레이션에서 100GE-4 프로필에서 2x50GE-1 프로필로 자동 협상 및 링크 교육(AN/LT) 및 동적 재구성(DR)에 따라 F-Tile 이더넷 다중 속도 IP의 o_p0_rx_hi_ber 포트가 어설션될 수 FPGA.

    이 문제는 하드웨어의 설계 예에 영향을 미치지 않습니다.

    해결 방법

    이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 24.2부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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