문서 ID: 000098481 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-04-02

매크로가 있는 FAST SIM 스위치가 활성화되어 있을 때 F-Tile 이더넷 인텔® FPGA Hard IP 또는 F-Tile 이더넷 다중 속도 인텔® FPGA IP를 사용하는 시뮬레이션에서 링크 업 오류가 UX_CLOCK_DRIFT_CORRECTION 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 24.1 이하의 문제로 인해 매크로가 있는 FAST SIM 스위치가 활성화된 경우 F-Tile 이더넷 인텔® FPGA Hard IP 또는 F-Tile 이더넷 다중 속도 인텔® FPGA IP 사용하는 시뮬레이션에서 링크 업 오류가 UX_CLOCK_DRIFT_CORRECTION 수 있습니다.

    해결 방법

    이 문제의 해결 방법은 UX_CLOCK_DRIFT_CORRECTION 매크로가 있는 FAST SIM 스위치를 설계에서 제거하는 것입니다.

    이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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