클럭 입력 수가 2일 때 Agilex™ 7에서 클럭 제어 FPGA IP의 클럭 멀티플렉싱이 제대로 수행되지 않는 이유는 무엇입니까?

Quartus® Prime 소프트웨어 버전 23.4 이하의 문제로 인해 클럭 입력 수가 2일 때 클럭 제어 FPGA IP의 클럭 멀티플렉싱이 제대로 수행되지 않습니다.

클럭 입력 수가 2일 때 클럭 제어 FPGA IP에는 두 개의 클럭 소스 입력 포트(inclk0x 및 inclk1x)와 클럭 소스를 선택하기 위한 입력 포트(clkselect)가 있습니다.

23.4 및 이전 버전에서 Clock Control FPGA IP의 클럭 멀티플렉싱은 다음과 같이 수행됩니다.

• clkselect=0일 때 inclk1x가 선택됩니다.
• clkselect=1인 경우 inclk0x가 선택됩니다.

그러나 다음과 같이 수행해야 합니다.

• clkselect=0일 때 inclk0x가 선택됩니다.
• clkselect=1인 경우 inclk1x가 선택됩니다.

이 문제는 Agilex™ 7 F-시리즈, I-시리즈 및 M-시리즈에 영향을 미칩니다.

이 문제를 해결하려면 클록 입력 수를 2 대신 4로 사용하고, 두 개의 입력 클록 소스 포트를 사용하고, 다른 입력 클록 포트는 사용하지 않은 상태로 둡니다.

클럭 입력 수 4를 사용하는 경우 클럭 컨트롤 FPGA IP는 inclk0x, inclk1x, inclk2x, inclk3x 및 clkselect[1:0] 포트에서 예상대로 작동합니다.

예를 들어 다음 연결을 사용할 수 있습니다.

• inclk0x - 클럭 소스 연결
• inclk1x - 클럭 소스 연결
• inclk2x, inclk3x - 고정 입력 "0" 또는 "1"
• clkselect[0] - 신호를 연결하여 클럭 소스 선택
• clkselect[1] - 입력 고정 "0"

이 문제는 Quartus® Prime 소프트웨어의 향후 버전에서 해결될 예정입니다.