설명
Agilex™ 7 F-tile 이더넷 인텔® FPGA Hard IP 25G 변형의 예기치 않은 동작으로 인해 o_clk_rec_div 와 o_clk_revc_div64 간에 주파수 불일치가 있습니다. 따라서 Agilex™ F-Tile Ethernet 인텔® FPGA Hard IP 25G 변형에서 o_rx_pcs_ready 사용할 수 있기 전에 하나의 클럭 사이리셋 시퀀스에 대한 링크 손실을 관찰할 수 있습니다.
해결 방법
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.