문서 ID: 000098507 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-12-07

ETH_SIM_SPEED 옵션을 활성화하여 F-Tile 이더넷 FPGA 하드 IP를 시뮬레이션할 때 clk_tx_div_khz 레지스터에서 읽기 데이터 불일치가 나타나는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 24.1의 문제로 인해 ETH_SIM_SPEED 옵션을 활성화하여 F-Tile 이더넷 FPGA 하드 IP를 시뮬레이션할 때 clk_tx_div_khz 레지스터에서 읽기 데이터 불일치가 발생할 수 있습니다 .

    이 문제는 ETH_SIM_SPEED 옵션이 활성화되지 않은 경우 시뮬레이션에서 발생하지 않으며 하드웨어에서도 발생하지 않습니다.

    해결 방법

    이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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