F-Tile 3배속 이더넷 FPGA IP 설계 예제를 실행할 때 예기치 않은 처리량 결과가 나타나는 이유는 무엇입니까?

Quartus® Prime Pro Edition 소프트웨어 버전 24.1의 문제로 인해 F-Tile FGT 트랜시버 변형이 있는 1000BASE-X/SGMII 2XTBI PCS를 사용한 10/100/1000 이더넷 MAC 설계 예용 F-Tile 3배속 이더넷 FPGA IP 설계 예, ff_tx_clk 및 ff_rx_clk 32비트 FIFO에 대해 100MHz로 설정해야 합니다. 그러나 이 업데이트는 처리량 계산에 사용되는 TCL 스크립트에 반영되지 않았습니다. 따라서 F-Tile FGT 트랜시버 변형이 있는 1000BASE-X/SGMII 2XTBI PCS를 사용한 10/100/1000 이더넷 MAC 설계 예에 대한 F-Tile 3배속 이더넷 FPGA IP 설계 예제를 실행할 때 예기치 않은 처리량 계산 불일치가 발생할 수 있습니다.

Quartus® Prime Pro Edition 소프트웨어 버전 24.1에서 이 문제를 해결하려면 다음 단계를 수행하십시오.

1. <design example project directory>/hardware_test_design/hwtest/agx/2xtbi_pma/traffic_controller/mon 디렉터리로 이동합니다.
2. 적절한 텍스트 편집기에서 mon_inc.tcl 파일을 엽니다.
3. tcl 파일에서 다음 줄[Line 90]을 변경합니다.

보낸 사람:

THRUPUT 설정 [형식 %2.2f [expr {1.25*$SUMBYTES/$SUMCYCLES}]]

받는 사람:

THRUPUT 설정 [형식 %2.2f [expr {1.00*$SUMBYTES/$SUMCYCLES}]]

4. 파일을 저장합니다 .

5. 시스템 콘솔에서 수정된 스크립트 파일을 사용하여 하드웨어에서 설계 예제를 실행합니다.

이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.