문서 ID: 000098631 콘텐츠 형태: 오류 메시지 마지막 검토일: 2024-11-29

IEEE 1588v2가 활성화된 F-Tile 저지연 이더넷 10G MAC FPGA IP 설계 사례를 시뮬레이션할 때 Synopsys VCS* 시뮬레이터가 RX 데이터 경로에서 패킷 손실을 표시하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 저지연 이더넷 10G MAC 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    IEEE 1588v2가 활성화된 변형 10M/100M/1G/2.5G/5G/10G(USXGMII) 이더넷에 대한 F-Tile 저지연 이더넷 10G MAC FPGA IP 설계 예인 Quartus® Prime Pro Edition 소프트웨어 버전 23.4의 문제로 인해 Synopsys VCS* 시뮬레이터는 내부 경로 오류로 인한 RX 데이터 경로의 패킷 손실을 보여줍니다. 이는 RX 데이터 경로 FIFO 오버플로로 인한 것입니다.

    해결 방법

    23.4에는 이 문제에 대한 해결 방법이 없습니다.

    이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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