문서 ID: 000098729 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-04-25

재설정 중에 DCFIFO IP가 예기치 않은 상태 플래그를 출력하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime 디자인 소프트웨어
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

현재 사양으로 인해 DCFIFO IP는 aclr 신호를 사용하여 재설정하는 동안 예기치 않은 제어 신호를 출력할 수 있습니다. 예를 들어, rdempty 신호가 DCFIFO IP를 재설정하기 직전에 empty 대해 high를 나타내는 경우 rdempty는 재설정 중에 잠시 동안 비동기적으로 low로 출력한 다음 다시 high로 돌아갈 수 있습니다.

노트 22와 24가 1.7에서 말한 것처럼 . FIFO Synchronous Clear and Asynchronous Clear Effect of FIFO IP 사용 설명서에서 aclr 신호가 쓰기 클럭 또는 읽기 클럭과 동기화되더라도 aclr 신호를 어설션하면 여전히 모든 상태 플래그에 비동기적으로 영향을 미칩니다. 상태 플래그는 empty, wrempty, rdempty, full, wrfull, rdfull, usedw, wrusedw 및 rdusedw를 의미합니다. 이러한 신호는 조합 논리에서 출력되기 때문에 IP를 재설정하면 해당 신호에 결함이 발생할 수 있습니다. DCFIFO에 연결된 사용자 로직은 재설정 작업 중에 예기치 않은 상태를 수신할 수 있습니다.

해결 방법

재설정 중에 DCFIFO가 예기치 않은 상태 신호를 비동기적으로 출력하는 경우를 고려하여 DCFIFO IP에 연결된 사용자 로직을 설계합니다.

예를 들어, 상태 신호에 레지스터를 추가하고 재설정 작업 중에 레지스터를 재설정하여 예기치 않은 상태 수신을 방지할 수 있습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 13 제품

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