설명
이 오류 메시지는 직렬 플래시 로더 FPGA IP가 포함된 설계를 Quartus Prime Standard Edition 소프트웨어 버전 20.1 이하에서 최신 버전의 Quartus™™ Prime Standard Edition 소프트웨어로 마이그레이션할 때 분석 및 합성 단계에서 나타날 수 있습니다. 이는 직렬 플래시 로더 FPGA IP의 생성된 Verilog HDL 디자인 파일(alt_sfl_enhanced.v)에서 코드를 변경하려면 설계에서 altclkctrl 모듈을 인스턴스화해야 하기 때문입니다.
해결 방법
이 문제를 해결하려면 다음 단계 중 하나를 사용하십시오.
- "업그레이드 IP 구성 요소" 기능을 사용하여 직렬 플래시 로더 FPGA IP를 업그레이드합니다.
또는
- 설계에서 ALTCLKCTRL FPGA IP를 인스턴스화 하고 추가합니다 .