F-타일 참조 및 시스템 PLL 클록 IP out_coreclk_#i 포트에서 Agilex™ 7 장치의 IOPLL FPGA IP 참조 클록 입력으로의 전용 연결은 없습니다.
F-타일 참조 및 시스템 PLL 클록 IP out_coreclk_#i 포트를 IOPLL FPGA IP 참조 클록 입력에 직접 연결하면 이와 같은 오류 메시지가 표시될 수 있습니다.
오류(14566): Fitter는 기존 제약 조건(1 HSSI_PLDADAPT_RX s)과의 충돌로 인해 주변 구성 요소 1개를 배치할 수 없습니다. 하위 메시지에 설명된 오류를 수정한 다음 Fitter를 다시 실행합니다. 인텔 FPGA 지식 데이터베이스에는 이 주변 배치 실패를 해결하는 방법에 대한 정보가 포함된 문서도 포함될 수 있습니다. 오류(175020): Fitter는 이 유형의 논리에 유효한 위치가 없기 때문에 논리 HSSI_PLDADAPT_RX 제한된 영역 (11, 65)에서 (11, 67)에 배치할 수 없습니다.
Info(14596): 실패한 구성 요소에 대한 정보:
정보(175028): HSSI_PLDADAPT_RX 이름: FTL_auto_tiles|z1577b_x5_y0_n0|hdpldadapt_rx_chnl_21
...
F-Tile 참조 및 시스템 PLL 클록 IP out_coreclk_#i 포트를 IOPLL FPGA IP 참조 클록 입력에 연결하려면 다음을 수행할 수 있습니다.
- rtl에서 F-Tile Reference 및 System PLL Clock IP out_coreclk_#i 신호를 2로 나눕니다.
- rtl 분할 out_coreclk_#i 신호를 클럭 컨트롤 FPGA IP 버퍼에 연결합니다.
- 클럭 컨트롤 FPGA IP 버퍼의 출력을 IOPLL FPGA IP 참조 클럭 입력에 연결합니다.
다음 예제에서는 F-타일 참조 및 시스템 PLL 클록 IP의 out_coreclk_2 IOPLL FPGA IP 참조 클록에 연결합니다.
ref_sys_pll_clk_i0 : 컴포넌트 ref_sys_pll_clk
포트 맵(
out_systempll_synthlock_0 => out_systempll_synthlock_0,
out_systempll_clk_0 => out_systempll_clk_0,
out_refclk_fgt_2 => out_refclk_fgt_2,
in_refclk_fgt_2 => in_refclk_fgt_2,
out_coreclk_2 => out_coreclk_2);
프로세스(out_coreclk_2)
시작
rising_edge(out_coreclk_2)이면
out_coreclk_2_2<= out_coreclk_2_2 아님;
끝 만약에 ;
최종 프로세스;
clkctrl_i0 : 구성 요소 clkctrl
포트 맵(
inclk = > out_coreclk_2_2,
clock_div1x => clkctrl_outclk);
iopll_i0 : Component IOPLL
포트 맵(
refclk => clkctrl_outclk,
잠김 = > 열림,
RST => ninit_done(0),
outclk_0 => iopll_outclk_0);