FRL에서 TMDS 모드로 해상도를 전환할 때 Arria® 10, Cyclone® 10 및 Stratix®10 HDMI FPGA IP Design Example이 작동하지 않는 이유는 무엇입니까?

Quartus® Prime Pro Edition 소프트웨어 v24.1 및 이전 버전을 사용할 때 Arria® 10, Cyclone® 10 및 Stratix®10 HDMI FPGA IP 설계 예의 문제로 인해 HDMI FPGA IP 설계 예제를 사용할 때 FRL을 TMDS 모드로 전환할 때 rx_is_lockedtodata 토글링이 관찰됩니다.

이 문제를 해결하려면 아래 굵은 글씨체로 표시된 대로 mr_rx_rcfg_ctrl.v 를 수정하십시오.

timeout_cntr_reset <= (current_state == 유휴) ||
((current_state == RECONFIG_PLL_TMDS) && rxpll_tmds_rcfg_done) ||
((current_state == WAIT_PLL_TMDS_LOCKED) && rxpll_tmds_locked && rxphy_analogreset_ack) ||
((current_state == RECONFIG_RXPHY) && rxphy_rcfg_done) ||
((current_state == WAIT_RXPHY_READY) && rxphy_ready) ||
((current_state == WAIT_RXCORE_LOCKED) && (rxcore_locked)) ||
((current_state == RXCORE_IS_LOCKED) && (rxcore_locked));

이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 버전에서 해결될 예정입니다.