문서 ID: 000099074 콘텐츠 형태: 제품 정보 및 문서 마지막 검토일: 2025-06-19

ss_cold_rst_ack_n Quartus® Prime Pro Edition 소프트웨어 버전 24.1을 사용하는 이더넷 하위 시스템 FPGA IP, F-타일 변형 시뮬레이션에서 AN/LT 및 비 AN/LT 구성의 혼합에 대해 ss_cold_rst_n 주장한 후 1ms 이내에 주장하지 않는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® Prime Pro Edition 소프트웨어 버전 24.1의 문제로 인해 ANLT 및 비 ANLT 토폴로지가 혼합된 구성(예: Port0 - 100G_4 (AN = 1), Port4 - 10G_1 (AN = 0), Port5 - 25G_1 (AN = 1) 등), ss_cold_rst_n 어설션되면 이더넷 하위 시스템 FPGA IP 시뮬레이션에서 1ms 후에도 ss_cold_rst_ack_n 어설션되지 않습니다. 이는 INTC_SIM_AN_LT_ENABLE 스위치가 정의되어 있음에도 불구하고 펌웨어 버전(fw_version)이 제대로 로드되지 않았기 때문에 발생합니다.

해결 방법

이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

관련 제품

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인텔® Agilex™ I-시리즈 FPGAs 및 SoC FPGAs
인텔® Agilex™ F-시리즈 FPGAs 및 SoC FPGAs

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