문서 ID: 000099188 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-07-16

Agilex™ 5 장치에서 고정 소수점 텐서 블록을 유추할 때 잘못된 결과가 나오는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 24.1의 문제로 인해 설계에서 RTL을 사용하여 고정 소수점 텐서 블록을 추론하는 경우 Agilex™ 5 장치를 대상으로 할 때 잘못된 결과가 표시될 수 있습니다. 이 문제는 합성 과정에서 유추된 DSP 블록의 비트 result_h[0]과 result_l[37] 이 하드웨어에서 높게 고착될 때 발생합니다. RTL 시뮬레이션에서는 문제가 발생하지 않습니다.

    해결 방법

    이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 24.2부터 해결됩니다

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    지원팀 연락처

    보증 제외

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