문서 ID: 000099391 콘텐츠 형태: 정오표 마지막 검토일: 2024-08-02

MACsec FPGA IP 시스템 예제 설계에서 F-Tile 이더넷 FPGA 하드 IP를 사용하는 시뮬레이션에서 링크 업 오류가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 24.1 및 24.2의 문제로 인해 F-Tile 이더넷 FPGA 하드 IP에 링크 업 오류가 표시되어 송신기 재설정이 승인되고 송신기 레인 안정성이 실패합니다.

    이 문제는 MACsec FPGA IP 시스템 예제 설계에서와 같이 맞춤 제작된 설계에서 볼 수 있습니다.

    해결 방법

    이 문제는 Quartus Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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    1

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