EMIF 교정 FAQ, 알려진 문제 및 체크리스트

외부 메모리 인터페이스 EMIF 보정 문제를 해결하기 위해 FAQ 및 체크리스트가 제공됩니다.

이 지침은 인텔® FPGA 장치에서 UniPHY를 사용하여 외부 메모리 인터페이스 설계에 대한 보정 실패 문제를 해결하는 데 도움을 주기 위한 것입니다. 이는 공장 응용 프로그램 팀에 기술 지원을 요청하기 전에 설계에 대한 첫 번째 단계 디버그 역할을 합니다. 이 지침을 사용하여 교정 실패의 가능한 원인을 식별할 수 있습니다. 이 가이드라인이 가능한 모든 사례를 다루지는 않지만 교정 실패로 이어질 수 있는 대부분의 조건을 식별합니다.

교정에 영향을 미치는 기본 UniPHY IP 관련 매개변수와 관련된 FAQ

예. 보정은 보드에 따라 다르며 보드 설정을 올바르게 입력해야 합니다. 보드 추적 시뮬레이션을 실행하여 보드 추적 지연을 확인하고 올바르게 입력합니다.

메모리 공급업체 데이터시트에 지정된 설정 및 보류 디레이팅 계수를 선택합니다.

예. 잘못된 addr/cmd 스큐가 있는 경우 보정이 실패합니다. 첫 번째 읽기 단계에서 보정이 실패합니다.tage.

CAS 대기 시간, 주소 및 데이터 정렬 쓰기 명령과 같은 잘못된 타이밍 매개변수로 인해 보정이 실패할 수 있습니다. UniPHY에 대한 쓰기 대기 시간 보정 단계에서 실패합니다.
메모리 매개변수는 메모리 속도를 따르지 않고 설계의 특정 작동 속도를 따라야 합니다.

예, Quartus Prime 또는 Quartus II 소프트웨어의 한 버전에서 다른 버전으로 이동할 때는 항상 IP를 재생성해야 합니다. 이는 프로젝트에 올바른 버전의 UniPHY 및 컨트롤러가 있는지 확인하기 위한 것입니다. 최신 UniPHY가 있지만 IP가 재생성되지 않은 경우 이전 컨트롤러가 계속 있습니다.

아니요. 그러나 GUI에서 위상 설정을 변경하여 클럭 스큐의 균형을 더 잘 맞출 수 있습니다.

그럴 수 있습니다. 설계에 제약 조건을 구현하기 전에 EMIF 기능에 대한 특정 초과 제약 조건의 영향을 완전히 이해해야 합니다.

3중 상태 설정이 비 V 시리즈 장치의 교정 실패에 영향을 미치기 전에 해제하십시오. 3중 상태 설정 전에 해제가 지워졌는지 확인하려면: Assembler>Settings>release가 3중 상태 전에 지워집니다.
이것이 '꺼짐' 단계가 아닌 경우 QSF 파일에 아래 할당을 추가하십시오.
"set_global_assignment -name RELEASE_CLEARS_BEFORE_TRI_STATES OFF" 설정과 기본값은 모두 'off'여야 합니다.

예. 잘못된 정의로 인해 Quartus Prime 또는 Quartus II 소프트웨어가 포트를 제대로 연결할 수 없으므로 VHDL에서 포트 정의 및 할당이 중요합니다. 이로 인해 설계가 교정에서 벗어날 수 없게 될 수 있습니다.

교정에 영향을 줄 수 있는 기본 보드 설계와 관련된 FAQ

예. 잘못 설계된 보드 레이아웃은 교정 실패의 원인이 됩니다. 보드를 설계할 때 보드 레이아웃 지침을 따르십시오.

다른 인터페이스 또는 작동으로 인한 노이즈 또는 지터가 인터페이스 신호를 손상시킬 수 있습니다. 항상 조용한 상태에서 디버그하거나 보드의 다른 모든 작업을 끄고 문제가 있는 독립 실행형 설계를 실행하십시오.

보정 중에는 DQS 신호만 조정(지연)할 수 있으므로 CK는 DQS보다 길어야 합니다.

아니요. 인텔 FPGA mem_reset_n 전혀 종료하지 않을 것을 권장합니다. Micron 사양에는 풀업이나 풀다운도 언급되어 있지 않습니다. 보드 종단이 JEDEC 사양과 일치하는지 확인하십시오.

동일한 보드에서 2개의 서로 다른 메모리 장치(상호 교환 가능)를 사용하는 경우 메모리 장치 및 PCB 환경에 대한 GUI 매개변수의 두 메모리 인터페이스 모두에서 최악의 경우 값을 사용합니다.

아니요. Vtt가 제대로 종단되고 분리되었는지 확인하십시오.

교정 실패를 일으킨 알려진 문제

그럴 수도 있습니다. fPLL 수정 사항이 있는 최신 실리콘 버전이 있는지 확인하십시오. 그렇지 않으면 PLL 단계 및 잠금 신호를 확인하십시오. 이것이 낮게 붙어 있다면 PLL 글로벌 문제와 관련이 있습니다.

그럴 수도 있습니다. 이 문제로 인해 교정 프로세스의 모든 단계에서 오류가 발생할 수 있습니다. 이 문제는 패치를 통해 Quartus II 버전 13.1 및 14.0에서 해결되었습니다.

이전 소프트웨어 버전에서 수정된 알려진 문제

이 문제로 인해 이전에 보정 오류가 발생하지 않았습니다. 확인하려면 Signal Tap에서 dll_delayctrlout 신호를 라우팅하고 Read data from Read FIFO가 손상되었을 때 전환을 관찰해야 합니다. 이 문제는 Quartus® II 버전 13.0SP1 DP5에서 해결되었습니다.

HMC-IOREG 읽기 실패 문제로 인해 교정 실패가 발생하지는 않습니다. 이 문제는 Quartus® II 버전 13.0SP1 DP5(Arria® V 및 Cyclone® FPGA) 및 13.1(Arria V SoC 및 Cyclone® V SoC) 이상에서 해결되었습니다.

DM 핀에 대한 이전 교정 시퀀스는 최적이 아니며 이로 인해 교정 오류가 발생할 수 있습니다. DM 핀에 대한 데이터 유효 창에 대한 보정 보고서를 확인합니다. 데이터 유효 기간이 0이면 이 문제와 관련이 있습니다. 이 문제를 해결하려면 Quartus Prime 또는 Quartus II 소프트웨어 v13.0 이상으로 업데이트하십시오.

그럴 수도 있습니다. Quartus II 버전 13.1.1 및 13.1.2를 사용하는 고객은 1단계, 하위 단계 1에서 SDRAM 보정 실패를 경험하게 됩니다. 이 문제는 Quartus II 버전 13.1.3에서 해결되었습니다.

그럴 수도 있습니다. 이 문제로 인해 고객이 Quartus II 버전 13.0 또는 13.0SP1을 사용할 때 교정 프로세스에 오류가 발생할 수 있습니다. 이 문제는 Quartus Prime 또는 Quartus II 소프트웨어 버전 13.1 이상에서 해결되었습니다.

지원팀에 문의하려면 어떻게 해야 하나요?

다음은 지원을 받는 두 가지 방법입니다.

인텔® FPGA 프로그램용 인텔® 우수 고객 지원(IPS)에 등록하는 방법에 대한 지침

  • 아카이브 프로젝트가 첨부된 기본 설계/프로젝트 정보.
  • 실패한 조건을 나열합니다.
  • 필요한 신호가 있는 SignalTap*2를 준비합니다.
  • 교정에 실패한 설계에 대한 교정 실패 신호를 트리거합니다.
  • 읽기/쓰기 테스트에 실패한 설계에 대한 상태 실패 신호를 트리거합니다.
  • 디버그 툴킷을 사용하여 여백/창을 확인합니다. 디버그 툴킷에 대한 디버그 보고서를 생성합니다.
  • 서비스 요청의 기본 UniPHY 제약 조건에 대한 변경 사항을 나열합니다.
  • 인텔 FPGA Exmpale 디자인을 사용하여 문제를 재현해 보십시오.

교정 실패 문제 해결을 위한 체크리스트

수

질문

예 아니오

1.

설계가 Quartus Prime 또는 Quartus II 소프트웨어에서 시간을 단축할 수 있습니까? DDR 타이밍이 깨끗합니다.

2.

보드 레이아웃은 EMI 핸드북의 보드 레이아웃 지침을 따릅니다.

3.

디자인의 핀 배치는 핀 지침을 따릅니다.

4.

장치 및 인터페이스는 사양 예측기에 명시된 구성을 지원할 수 있습니다.

5.

Quartus Prime 또는 Quartus II 소프트웨어의 메모리 매개변수는 작동 구성 및 조건을 정확하게 나타냅니다.

6.

OCT 및 ODT 설정이 올바릅니다.

7.

싱글 랭크 DDR3의 경우 GUI 설정을 "동적 ODT 끄기"로 설정합니다.

8.

사용 중인 인터페이스에 대한 올바른 메모리 타이밍 매개변수는 Quartus Prime 또는 Quartus II 소프트웨어에 입력됩니다.

9.

Quartus Prime 또는 Quartus II 소프트웨어 마법사에 정확한 보드 스큐 입력이 있습니까?

10.

이전 버전의 Quartus Prime 또는 Quartus II 소프트웨어에 문제가 있습니까?

11.

Quartus Prime 또는 Quartus II 소프트웨어 버전을 업그레이드할 때 IP를 재생성합니다.

12.

RLDRAM II 또는 QDR II 인터페이스에 대한 시퀀서Nios® II 실패한 경우 RTL 시퀀서를 사용해 보셨습니까?

13.

모든 전압 레벨이 올바른지 확인하기 위해 전압 공급을 확인했습니까? 전압 목록은 다음과 같습니다.

  • 증권 시세 표시기
  • 증권 시세 표시기
  • VCCD_PLL
  • Vcc
  • Vtt
  • Vref

14.

Addr/Cmd 신호 종단이 올바르게 수행되었습니까?

15.

Addr/Cmd 신호 중심이 메모리 쪽의 메모리 클럭에 정렬되어 있습니까?

16.

플로팅 DM 핀이 있습니까?

17.

보드에서 OCT 핀 연결 및 OCT 규칙을 따르고 있습니까?.

18.

Rup 및 Rdn 또는 Rzq 핀이 보드의 FPGA 및 인터페이스 쪽에 제대로 연결되어 있습니까?

19.

UniPHY 기본 제약 조건을 수정했습니까?

20.

이 PCB에만 문제가 있습니까, 아니면 여러 PCB에 있습니까?

21.

설계가 다른 작동 온도에서 통과합니까?

22.

각 DQ 그룹 내의 신호 간 스큐가 50ps 이하입니까?

23.

Quartus Prime 또는 Quartus II 보고서에 경고 메시지가 있는지 확인합니다.

24.

더 낮은 작동 주파수에서 실행할 때 설계가 통과합니까?

25.

메모리 부품이 더 빠른 메모리를 사용하면서 설계가 통과합니까?

26.

문제가 있는 독립형 인터페이스를 실행하고 다른 모든 인터페이스의 전원을 끕니다. 통과합니까?

27.

동일한 장치 및 메모리 설정으로 예제 디자인을 생성하고 동일한 핀 할당을 적용합니다. 통과합니까?

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