패시브 병렬 비동기 구성
PPA 구성 중에 데이터는 구성 장치, 플래시 메모리 또는 기타 저장 장치에서 DATA[7..0] 핀의 인텔® FPGA 장치로 전송됩니다. 이 구성 구성 구성 방식은 비동기이므로 제어 신호는 구성 주기를 조절합니다.
자세한 내용은 구성 핸드북의관련 인텔® FPGA 장치의 구성 장을 참조하십시오.
구성 방법
- 마이크로프로세서 또는 CPLD와 같은 지능형 호스트 사용
참조 디자인
- 플래시 메모리 백서(PDF)를 사용하는 MAX® 시리즈 구성 컨트롤러 ›
- MAX® 또는 MAX® II CPLD를 구성 컨트롤러로 사용하여 플래시 메모리에서 인텔® FPGA를 구성합니다.
- Verilog 및 VHDL의 소스 코드(ZIP)
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