NIOS® II CRC 가속 설계 예

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기준

개요

CRC(순환 중복 검사) 알고리즘은 전송 중 데이터의 손상 을 감지하고 간단한 체크섬보다 더 높은 비율의 오류를 감지합니다. CRC 계산은 소프트웨어보다 하드웨어에서 훨씬 빠르게 실행되는 XOR 및 시프트를 포함하는 반복 알고리즘으로 구성됩니다. 이 디자인은 CRC-32 표준을 사용합니다. Nios II 임베디드 프로세서와 함께 사용자 지정 구성 요소로 구현됩니다. 이 설계는 5Gbps 이상의 처리량을 달성하여 하드웨어에서 기능을 수행하여 달성할 수 있는 성능 향상 수준을 입증합니다.

기능

  • 1~128비트 사이의 CRC 알고리즘을 지원합니다.
  • MHz당 32비트의 CRC 구성 요소 처리량
  • 8비트, 16비트, 24비트 및 32비트 데이터패스
  • 소프트웨어 전용 구현에 비해 최대 2000배 빠른 속도 향상
  • 0 사이클 쓰기 지연 시간 및 1 사이클 읽기 지연 시간의 낮은 지연 시간
  • Stratix® II 및 Cyclone® II FPGAs 대상으로 하는 두 가지 예시 설계

블록 다이어그램

그림 1은 Avalon® CRC 구성 요소 블록 다이어그램을 보여줍니다.

그림 1. Avalon CRC 구성 요소 블록 다이어그램.

참고:

  1. 데이터 경로 = crc_width.

이 설계 예제 사용

CRC 예제 디자인 다운로드(.zip 파일)

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.

.zip 파일에는 예제를 재현하는 데 필요한 모든 하드웨어 및 소프트웨어 파일과 readme.txt 파일이 포함되어 있습니다. readme.txt 파일에는 설계 재구축 지침이 포함되어 있습니다.

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