Nios® II 브리지를 탑재한 고성능 예

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기준

Nios II 고성능 예는 설계에서 브리지를 사용하여 시스템의 토폴로지를 제어하는 방법을 보여줍니다. 시스템의 토폴로지 제어를 통해 설계의f MAX 높일 수도 있습니다.

이 디자인 예는 Nios II 임베디드 디자인 스위트(EDS)에 제공되는 완전한 기능을 기반으로 하며 기능을 희생하지 않고 더 높은 클럭 속도로 실행하도록 향상되었습니다. 단일 정밀 부동 소수점 수학 작업을 가속화하기 위해 부동 소수점 수학 하드웨어가 설계에 추가되었습니다.

고성능 풀 피처 ZIP(699 KB) 다운로드

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.

설계 사양

  • Nios II/f 코어(부동 소수점 수학 하드웨어 탑재)
  • JTAG 디버그 모듈(레벨 1)
  • 온칩과 긴밀하게 결합된 데이터 메모리(8Kbyte)
  • 온칩과 긴밀하게 결합된 명령 메모리(4Kbyte)
  • DDR SDRAM 컨트롤러(32 Mbyte)
  • SSRAM 컨트롤러(2 Mbyte)
  • CFI 플래시 메모리 인터페이스(16Mbyte)
  • DMA 컨트롤러
  • EPCS 컨트롤러(부트로더 포함)
  • JTAG UART
  • UART(RS-232)
  • 타이머 2개
  • 이더넷 인터페이스
  • LED 병렬 I/O(PIO)
  • 7개 세그먼트 디스플레이 PIO
  • 푸시 버튼 PIO
  • LCD 디스플레이 인터페이스
  • 성능 카운터
  • 시스템 ID 주변 장치

그림 1. Nios II 브리지가 있는 고성능 예입니다.

노트:

  1. TCIM = 긴밀하게 결합된 명령 호스트
  2. TCDM = 긴밀하게 결합된 데이터 호스트
  3. RM = 호스트 읽기
  4. WM = 쓰기 호스트

성능

Nios II 개발 키트 Stratix® II RoHS 에디션

  • 150MHz 클럭 주파수
  • 167 MIPS*(*Dhrystones 2.1 벤치마크)와 .text, .rodata, .rwdata in SSRAM 및 힙, 긴밀하게 결합된 데이터 메모리에 스택

Nios II 개발 키트 Cyclone® II 에디션

  • 100MHz 클럭 주파수
  • 107 MIPS*(*Dhrystones 2.1 벤치마크)와 .text, .rodata, .rwdata in SSRAM 및 힙, 긴밀하게 결합된 데이터 메모리에 스택

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