HiSPi(고속 픽셀 인터페이스) 이미저 연결 설계 예

권장 대상:

  • 장치: Cyclone® V

  • Quartus®: v12.1

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기준

그림 1 – HiSPi 설계 예(FPGA 블록).

고속 픽셀 인터페이스(HiSPi) 설계 예는 Aptina HiSPi 직렬 인터페이스에서 스트리밍 비디오를 캡처하기 위해 Cyclone® V FPGA 사용하는 것을 보여줍니다. FPGA 이미저에서 픽셀 데이터를 수신합니다.

설계 예에서는 다음 기능을 수행합니다.

  • I2C를 통해 Aptina 센서를 구성하여 HiSPi를 통해 비디오 패턴을 출력합니다.
  • Avalon® 메모리 매핑(Avalon-MM) 버스를 통해 Qsys 구성 요소를 구성합니다.
  • HiSPi 신호의 Deserializes
  • 탈원화 스트림을 구문 분석하고 활성 비디오 데이터를 추출합니다.
  • Avalon®-ST 비디오 연결을 통해 활성 비디오 데이터를 출력합니다.
  • Avalon-ST 비디오 데이터 수신 및 모니터링, 통계 기록 및 오류 감지

하드웨어 사양:

  • 5CGXFC7D6F31C7ES 장치가 탑재된 V 개발 키트 Cyclone
  • Terasic AHA-HSMC 어댑터 보드 Aptina MT9M024 헤드보드

설계를 구현하고 실행하는 데 사용되는 소프트웨어 도구:

  • Quartus® II 버전 12.1 소프트웨어
  • Qsys 시스템 설계 도구
  • 시스템 콘솔 디버그 도구

설계는 다음 HISPI 구성을 지원합니다.

  • HiSPi 패킷화 모드
  • 임베디드 데이터는 허용되지만 폐기됨
  • 4개의 레인과 20비트 픽셀: 10비트 HiSPi 단어 크기
  • 2 레인 및 14비트 픽셀: 14비트 HiSPi 단어 크기
  • 2개의 레인과 12비트 픽셀. 12비트 HiSPi 단어 크기
  • HiSPi 데이터 전환을 중심으로 한 HiSPi 클럭 전환
  • HiSPi SLVS 낮은 VCM 수준(SLVS 전원은 0.4V)

개발 키트
제품 이름지원 장치지원Qsys 준수Quartus II 버전
HiSPi 이미저 연결 설계 예 Cyclone V(GX) Cyclone V GT FPGA 개발 키트 ✓ 12.1
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설계 예제 다운로드

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.

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