TSE: 외부 ALTGX /ALTLVDS로 TSE 인스턴스화

권장 대상:

  • 장치: Stratix® IV GX

  • Quartus®: 알 수 없음

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기준

그림 1. TBI를 통해 ALTGX 또는 ALTLVDS 인스턴스를 사용하는 TSE MAC + PCS 인터페이스용 개념 블록 다이어그램.

설계 요약

이 설계는 ALTGX 또는 ALTLVDS를 트리플 스피드 이더넷(TSE) MegaCore 기능 인스턴스와 별도로 인스턴스화하는 방법을 보여줍니다.

이 디자인은 그림 1에 표시된 것처럼 GXB 또는 LVDS I/O. ALTGX 또는 ALTLVDS를 선택하지 않고 TSE MegaCore를 인스턴스화하고 TSE 물리적 코딩 하위 레이어(PCS)와 10비트 인터페이스(TBI)를 통해 인터페이스하도록 구성됩니다.

이 예에 사용된 파일을 다운로드하십시오.

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.

다운로드 파일은 다음과 같습니다.

  • s4gx_tse_lvds.qar - ALTLVDS를 사용한 TSE 디자인 아카이브
  • s4gx_tse_gxb.qar - ALTGX를 사용한 TSE 디자인 아카이브

다음 설정으로 ALTGX를 구성합니다.

  • 일반 탭에서 프로토콜을 기본으로 설정합니다.
  • 일반 탭에서 채널 너비를 10으로 설정합니다.
  • 일반 탭에서 데이터 속도를 1.25Gbps로 설정하고 입력 클럭 주파수를 125MHz로 설정합니다.

참고: Stratix® IV GX 및 Arria® II GX 장치에 대한 ALTGX_RECONFIG 블록을 인스턴스화합니다.

TSE에서 ALTGX 인터페이스로 연결하려면 다음 신호를 연결합니다.

  • tbi_rx_clk(TSE) ~ rx_clkout(ALTGX)
  • tbi_rx_d[9.0](TSE)에서 rx_dataout[9.0](ALTGX)
  • tbi_tx_clk(TSE)에서 tx_clkout(ALTGX)
  • tbi_tx_d[9.0](TSE)에서 tx_datain[9.0](ALTGX)

다음 설정으로 ALTLVDS RX를 구성합니다.

  • 일반 탭에서 DPA(동적 위상 정렬) 모드를 활성화합니다.
  • 일반 탭에서 deserializer 팩터를 10으로 설정합니다.
  • 주파수/PLL 설정 탭에서 데이터 속도를 1.25Gbps로 설정하고 입력 클럭 주파수를 125MHz로 설정합니다.
  • DPA 설정 1 탭에서 'rx_divfwdclk' 출력 포트를 확인하고 DPA FIFO 옵션을 우회합니다.

TSE에서 ALTLVDS 인터페이스로 이동하려면 다음 신호를 연결하십시오.

  • tbi_rx_clk(TSE) ~ rx_divfwdclk(ALTLVDS)
  • tbi_rx_d[0.9](TSE)에서 rx_out[9.0](ALTLVDS)
  • tbi_tx_clk(TSE) ~ 125MHz 시스템 클럭
  • tbi_tx_d[0.9](TSE)에서 tx_in[9.0](ALTLVDS)

참고: TSE TBI 데이터 버스에서 LVDS 데이터 버스 연결은 역순입니다.

참고: ALTGX 및 ALTLVDS 리셋 시퀀스의 경우 장치 핸드북을 참조하십시오.

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