이 설계 예는 메모리 관리 장치(MMU)를 지원하는 호환되는 운영 체제와 함께 사용하기 위한 하드웨어 설계로만 구성됩니다. 하드웨어 섹션은 DDR3 메모리를 가리키는 플래시 메모리 및 예외 벡터를 가리키는 리셋 벡터와 함께 MMU가 활성화된 Nios® II/f 코어로 구성됩니다.
이 설계를 출발점으로 사용하여 MMU 지원 Nios® II 프로세서 시스템을 구축할 수 있습니다. 이 설계는 다음과 같은 인텔® FPGA 개발 키트를 지원합니다.
하드웨어 설계 사양
- JTAG 디버그 모듈을 탑재한 Nios® II/f 코어
- DDR3 SDRAM 컨트롤러
- 일반 플래시 인터페이스(CFI) 플래시 메모리 인터페이스
- 트리플 스피드 이더넷 미디어 액세스 제어(MAC)
- JTAG UART
- 시스템 타이머
- 고해상도 타이머
- 성능 카운터
- LED 병렬 I/Os(피오)
- 푸시 버튼 피오
- 시스템 ID 주변 장치
- TX/RX SGDMA
- 온칩 메모리
이 설계 예제 사용
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.
아래 키트에 적합한 zip 파일을 다운로드하십시오.
Stratix® IV:
- 4SGX230 Nios® II MMU zip 파일(14.1) ›
- 4SGX230 Nios® II MMU zip 파일(14.0) ›
- 4SGX230 Nios® II MMU zip 파일(13.1) ›
Cyclone® III:
참고: CYCLONE® III 장치 제품군은 ACDS 버전 14.0 이상에서 지원되지 않습니다.