이 설계 예는 Nios II 프로세서를 포함한 설계에서 긴밀하게 결합된 메모리를 사용하는 것을 보여줍니다. 프로세서의 긴밀하게 결합된 메모리 호스트를 활성화함으로써 Nios II 프로세서는 성능이 중요한 응용 프로그램을 위한 온칩 메모리에 대한 고정된 지연 시간 액세스를 보장합니다. 이 설계는 다음 인텔® FPGA 개발 키트를 위해 제공됩니다.
- Nios II 임베디드 평가 키트, Cyclone® III 에디션
- 임베디드 시스템 개발 키트, Cyclone III 에디션
- Stratix® IV GX FPGA 개발 키트
이 설계 예제 사용
- Nios II 프로세서 자습서와 긴밀하게 결합된 메모리를 사용하여 긴밀하게 결합된 메모리를 사용하는 Nios II 시스템을 만드는 자세한 지침을 설명합니다.
- tcm.zip에는 문서에 설명된 대로 디자인을 실행하는 데 필요한 C 파일이 포함되어 있습니다.
- Nios II 이더넷 표준 설계 예는 설계가 실행되는 하드웨어 플랫폼을 제공합니다.
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.
하드웨어 요구 사항
- 긴밀하게 결합된 호스트를 탑재한 Nios II 코어
- 온칩 메모리
- DDRx SDRAM 컨트롤러
- JTAG UART
- 시스템 타이머
- 고해상도 타이머
- 성능 카운터
- LED 병렬 I/Os(피오)
- 시스템 식별(ID) 주변 장치