트리플 스피드 이더넷 설계 예

권장 대상:

  • 장치: Stratix® IV

  • 장치: Cyclone® III

  • Quartus®: v13.0 - v14.1

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기준

이 설계 예는 하드웨어와 소프트웨어로 구성됩니다. 하드웨어 섹션은 플래시 메모리를 가리키는 리셋 벡터와 DDR3 메모리를 가리키는 예외 벡터를 가리키는 Nios® II/f 코어로 구성됩니다. 하드웨어 시스템은 또한 트리플 스피드 이더넷 MAC과 TX와 RX 모두를 위한 분산 수집 직접 메모리 액세스 코어(PDF)로 구성됩니다.

트리플 스피드 이더넷 설계를 사용하여 트리플 스피드 이더넷 미디어 액세스 제어(MAC)를 평가하거나 이더넷 시스템 설계의 출발점으로 사용할 수 있습니다. 이 설계는 다음과 같은 인텔® FPGA 개발 키트를 지원합니다.

하드웨어 설계 사양

  • JTAG 디버그 모듈을 탑재한 Nios II/f 코어
  • DDR3 SDRAM 컨트롤러
  • 일반 플래시 인터페이스(CFI) 플래시 메모리 인터페이스
  • 트리플 스피드 이더넷 MAC
  • JTAG UART
  • 시스템 타이머
  • 고해상도 타이머
  • 성능 카운터
  • LED 병렬 I/Os(피오)
  • 푸시 버튼 피오
  • 시스템 ID 주변 장치
  • TX/RX SGDMA
  • 온칩 메모리

이 설계 예제 사용

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.

아래 키트에 적합한 zip 파일을 다운로드하십시오.

Stratix IV:

Cyclone III:

참고: CYCLONE III 장치 제품군은 ACDS 버전 14.0 이상에서 지원되지 않습니다.

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