개요
당사의 10Gbps 이더넷 하드웨어 데모 참조 설계는 인텔® FPGA 10Gbps 이더넷(10GbE) 기반 디자인을 구현하고 시스템의 다양한 섹션을 통해 흐르는 실시간 네트워크 트래픽을 관찰할 수 있는 빠른 방법을 제공합니다. 이 설계를 통해 10GbE 미디어 액세스 컨트롤러(MAC) 기능과 표준 상용 10GbE SFP+ 플러그 가능 광 모듈 또는 SFP+ 직접 결합 구리 케이블 어셈블리를 통해 10GbE 기반 시스템 작동을 확인할 수 있습니다. 10GbE MAC는 UNH-IOL에 의해 검증됩니다.
참조 설계는 10GbE XAUI 포트 1개를 구현하기 위해 인텔 FPGA 4개의 3.125기가비트(Gb) 직렬 트랜시버를 탑재한 10GbE MAC 및 XAUI PHY 인텔 FPGA IP 기능으로 제작되었습니다. XAUI 포트는 듀얼 XAUI에서 SFP+ 고속 메자닌 카드(HSMC)에서 10Gbps 직렬 이더넷으로 변환되어 저비용 SFP+ 광 플러그 가능 모듈 또는 SFP+ 직접 결합 케이블 어셈블리를 통해 네트워크 인터페이스를 제공합니다.
이 참조 설계는 그림 1에 표시된 대로 많은 루프백 하드웨어 구성에서 저비용 SFP+ 인터페이스를 통해 최대 와이어 속도 성능까지 10GbE MAC 인텔 FPGA IP 기능의 작동을 보여줍니다.
기능
- XAUI 모드와 저비용 SFP+ 광 모듈 또는 구리 인터페이스를 통해 10GbE 작업을 지원하는 10GbE MAC 및 XAUI PHY 인텔 FPGA IP 기능의 한 인스턴스를 소개합니다. 10GbE MAC 및 XAUI PHY 인텔 FPGA IP 대한 자세한 내용은 10Gbps 이더넷 MAC 인텔 FPGA IP 기능 사용자 가이드(PDF) 와 트랜시버 PHY IP 코어 사용자 가이드(PDF)를 참조하십시오.
- 10GbE 작업을 제어, 테스트 및 모니터링하는 데이터 경로의 다양한 지점에서 시스템 루프백이 수행됩니다.
- 루프 A: XGMII 인터페이스 로컬 루프백
- 루프 B: FPGA 직렬 물리적 매체 부착(PMA) 인터페이스 로컬 루프백
- 루프 C: Broadcom BCM8727 XGXS 루프백
- 루프 D: Broadcom BCM8727 PMA 직렬 루프백
- 루프 E: 외부 SFP+ 광 케이블 루프백
- 구성 가능한 패킷 수, 페이로드 데이터 유형 및 각 버스트의 페이로드 크기가 포함된 순차적 랜덤 버스트 테스트. 의사 랜덤 바이너리 시퀀스(PRBS) 생성기는 페이로드 데이터 유형을 고정 단위 또는 랜덤 시퀀스로 생성합니다.
- PRBS 생성기 및 모니터, MAC 송신기(TX) 및 수신기(RX)에 대한 패킷 통계.
- MAC에서 전송 및 수신한 다양한 프레임 길이의 패킷 분류.
- 트래픽 모니터가 수신한 트래픽에 대한 처리량을 측정합니다.
- 테스트를 동적으로 제어하고 이 참조 설계의 레지스터를 구성 및 모니터링할 수 있는 Tcl 기반 시스템 콘솔 사용자 인터페이스.
입증된 인텔 FPGA 기술
하드웨어 요구 사항
소프트웨어 요구 사항
Quartus® II 소프트웨어 버전 11.0 및 다음 기능:
듀얼 XAUI - SFP+ HSMC 보드는 Terasic에서 사용할 수 있습니다.