이 예에서는 16진수 값을 std_logic_vector변환하는 방법을 보여줍니다. VHDL '87(IEEE Std 1076-1987)과 VHDL '93(IEEE Std 1076-1993)에 모두 표시됩니다. 프로젝트에서 이 예제를 사용하는 방법에 대한 자세한 내용은 VHDL 웹 페이지의 VHDL 예시 섹션을 참조하십시오.
hex.vhd
라이브러리 ieee;
ieee.std_logic_1164.ALL을 사용하십시오.
ieee.std_logic_arith 사용하십시오. 모두,
엔티티 헥스 IS
PORT(D: out STD_LOGIC_VECTOR(7 DOWNTO 0));
END hex;
아키텍처 a hex IS
BEGIN
- 다음 줄은 육신 값을
VHDL '87의 STD_LOGIC_VECTOR 변환합니다.
D(7 DOWNTO 0) <= to_stdlogicvector(x"FC");
- 다음 줄은 VHDL '93에서 작동합니다(표준은
허용합니다. 이 변환은 암시적으로).
-- D <= x"FC"
END a;