이 예에서는 Verilog HDL에서 동일한 간격의 탭이 있는 8비트 너비의 64비트 긴 시프트 레지스터에 대해 설명합니다. 합성 도구는 대상 장치 아키텍처에 따라 교대 레지스터 그룹을 감지하고 altshift_taps 메가 기능을 추론합니다.
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표 1은 포트를 나열하고 각 포트에 대한 설명을 제공합니다.
Verilog HDL: 탭이 있는 8x64 Shift Register
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