이 예에서는 Verilog HDL에서 읽기 및 쓰기 주소가 다른 64비트 x 8비트 듀얼 클럭 동기 RAM 디자인을 설명합니다. 합성 도구는 HDL 코드에서 듀얼 클럭 동기 RAM 디자인을 감지하고 대상 장치의 아키텍처에 따라 altsyncram 또는 altdpram 메가 기능 중 하나를 자동으로 추론할 수 있습니다.
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표 1에는 듀얼 클럭 동기 RAM 설계의 포트가 나열되어 있습니다.