이 예에서는 Verilog HDL을 사용하여 계층적 디자인을 만드는 방법을 설명합니다. 이 디자인은 VHDL, AHDL 및 개략적 계층 구조 예와 동일합니다. 파일 top_ver.v는 2개의 하위 레벨 파일 bottom1.v 및 bottom2.v 를 호출하는 최상위 수준입니다.
프로젝트에서 이 예제를 사용하는 것에 대한 자세한 내용은 다음 으로 이동하십시오.
- Verilog HDL 예제 사용 방법
- MAX+PLUS® II 도움말
vprim.v
top_ver.v 모듈 top_ver(q, p, r, out); 입력 q, p, r; 출력 출력, reg out, intsig; bottom1 u1(.a(q), .b(p), .c(intsig)); bottom2 u2(.l(intsig), .m(r), .n(out)); endmodule
bottom1.v
모듈 Bottom1(a, b, c);
입력 a, b;
출력 c,
reg c;
항상
c<=a 및 b; 엔드 엔드모듈 시작
bottom2.v
모듈 Bottom2(l, m, n);
입력 l, m;
출력 n;
reg n;
항상
n<=l | m, endmodule 시작