Verilog HDL 고속 차등 I/O 기능

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기준

Quartus® II 소프트웨어 고속 차등 I/O 설계 예는 세 가지 메가 기능으로 구성됩니다.

  • LVDS 수신기(altlvds_rx)
  • 승수(lpm_mult)
  • LVDS 송신기(altlvds_tx).

LVDS 수신기, 승수 및 LVDS 송신기 모듈은 Quartus® II 소프트웨어 MegaWizard® 플러그인을 사용하여 생성됩니다. 다음의 성능을 보여주는 그림 1에 표시된 대로 연결됩니다.

  • altlvds_rx 사용하여 초당 840메가비트(Mbps) 직렬 데이터를 8비트 병렬 데이터로 변환
  • lpm_mult 사용하여 두 개의 8비트 병렬 데이터의 곱셈
  • 승수에서 나오는 병렬 데이터를 altlvds_tx 사용하여 직렬 데이터로 변환

그림 1. Diff_io_top 최상위 블록 다이어그램

승수는 인텔® Stratix® 장치 내의 전용 디지털 신호 처리(DSP) 블록에서 구현됩니다. 이 예제의 동기는 데이터 변환을 보여주는 것입니다. Verilog에서 테스트 벤치가 생성되고 ModelSim*-인텔® FPGA 도구를 사용하여 시뮬레이션됩니다.

이 예에 사용된 파일을 다운로드하십시오.

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.

설계 시뮬레이션

  1. ModelSim* 5.6c 도구를 호출합니다.
  2. 디렉토리를 시뮬레이션 파일이 있는 위치로 변경합니다.
  3. vsIM > gate_sim.do라는 명령을 사용하여 스크립트 gate_sim.do를 소스로 지정합니다.

곱셈의 결과는 180 ns 후에 나타납니다.

관련 링크

프로젝트에서 이 예제를 사용하는 것에 대한 자세한 내용은 다음 으로 이동하십시오.

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