Quartus® II 소프트웨어 고속 차등 I/O 설계 예는 세 가지 메가 기능으로 구성됩니다.
- LVDS 수신기(altlvds_rx)
- 승수(lpm_mult)
- LVDS 송신기(altlvds_tx).
LVDS 수신기, 승수 및 LVDS 송신기 모듈은 Quartus® II 소프트웨어 MegaWizard® 플러그인을 사용하여 생성됩니다. 다음의 성능을 보여주는 그림 1에 표시된 대로 연결됩니다.
- altlvds_rx 사용하여 초당 840메가비트(Mbps) 직렬 데이터를 8비트 병렬 데이터로 변환
- lpm_mult 사용하여 두 개의 8비트 병렬 데이터의 곱셈
- 승수에서 나오는 병렬 데이터를 altlvds_tx 사용하여 직렬 데이터로 변환
승수는 인텔® Stratix® 장치 내의 전용 디지털 신호 처리(DSP) 블록에서 구현됩니다. 이 예제의 동기는 데이터 변환을 보여주는 것입니다. Verilog에서 테스트 벤치가 생성되고 ModelSim*-인텔® FPGA 도구를 사용하여 시뮬레이션됩니다.
이 예에 사용된 파일을 다운로드하십시오.
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의이용 약관에 따라 달라질 수 있습니다.
표 1. diff_io_top.zip에 포함된 파일
디렉터리 | 파일 | 설명 |
---|---|---|
Src | diff_io_top.v lvds_rx.v mult.v lvds_tx.v |
수신기, 승수 및 송신기를 인스턴스화하는 최상위 설계 파일 MegaWizard 플러그인에서 생성한 LVDS 수신기 MegaWizard 플러그인에서 생성한 8비트 승수 MegaWizard 플러그인에서 생성된 LVDS 송신기 |
Sim | testbench.y diff_io_top.vo diff_io_top.sdo comp_altera_lib.do comp_gate.do gate_sim.do Stratix 라이브러리 |
최상위 모듈을 인스턴스화하고 테스트 벡터로 구성 ModelSim 도구와 함께 사용할 Quartus II 소프트웨어 생성 Verilog 넷리스트 Quartus II 소프트웨어 생성 SDF 타이밍 파일 Stratix 라이브러리를 컴파일하는 스크립트 테스트벤치와 게이트 레벨 넷리스트를 컴파일하는 스크립트 ModelSim 도구에서 디자인을 실행하는 스크립트 ModelSim 컴파일된 모델 |
설계 시뮬레이션
- ModelSim* 5.6c 도구를 호출합니다.
- 디렉토리를 시뮬레이션 파일이 있는 위치로 변경합니다.
- vsIM > gate_sim.do라는 명령을 사용하여 스크립트 gate_sim.do를 소스로 지정합니다.
곱셈의 결과는 180 ns 후에 나타납니다.
관련 링크
프로젝트에서 이 예제를 사용하는 것에 대한 자세한 내용은 다음 으로 이동하십시오.