이 예에서는 Verilog HDL에서 동일한 클럭 주기에서 독립적인 읽기 또는 쓰기 작업의 조합이 포함된 64비트 x 8비트 동기식 진정한 듀얼 포트 RAM 설계에 대해 설명합니다. 설계 장치는 각 포트의 쓰기 활성화 입력을 사용하여 읽기 및 쓰기 작업 간에 동적으로 전환됩니다. 합성 도구는 HDL 코드에서 RAM 설계를 감지하고 대상 장치 아키텍처에 따라 altsyncram 또는 altdpram 기능을 자동으로 추론할 수 있습니다.
단일 클럭을 탑재한 Verilog HDL 트루 듀얼 포트 RAM
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