Verilog HDL: 서명되지 않은 승수-누적기

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기준

이 예에서는 Verilog HDL에 등록된 I/O 포트와 동기 부하가 있는 8비트 서명되지 않은 승수 축적기 설계에 대해 설명합니다. 합성 도구는 HDL 코드에서 승수 축적기 설계를 감지하고 자동으로 altmult_accum 메가 기능을 추론하여 최적의 결과를 제공합니다.

그림 1. 서명되지 않은 Multiply-accumulator 최상위 다이어그램.

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