이 예에서는 VHDL에서 단일 비트 너비의 64비트 긴 시프트 레지스터에 대해 설명합니다. 합성 도구는 교대 레지스터 그룹을 감지하고 자동으로 altshift_taps 메가 기능을 추론할 수 있습니다. 구현은 대상 장치 아키텍처에 따라 장치 블록 메모리 리소스에서 수행될 수 있습니다.
이 예에 사용된 파일을 다운로드하십시오.
이 설계의 사용은 인텔® 설계 예시 라이센스 계약의 이용 약관에 따라 적용됩니다.
표 1에는 1x64 시프트 레지스터 설계의 포트가 나열되어 있습니다.