VHDL: 단일 포트 RAM

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기준

이 예에서는 VHDL에서 공통 읽기 및 쓰기 주소가 있는 64비트 x 8비트 단일 포트 RAM 설계에 대해 설명합니다. 합성 도구는 HDL 코드에서 단일 포트 RAM 설계를 감지하고 대상 장치의 아키텍처에 따라 altsyncram 또는 altddpram 메가 기능을 자동으로 추론할 수 있습니다.

그림 1. 단일 포트 RAM 최상위 다이어그램.

이 예에 사용된 파일을 다운로드하십시오.

이 설계의 사용은 인텔® 설계 예시 라이센스 계약의 이용 약관에 따라 적용됩니다.

표 1. 단일 포트 RAM 포트 목록

포트 이름

형식

설명

데이터[7:0]

입력

8비트 데이터 입력

addr[5:0]

입력

6비트 주소 입력

우리

입력

쓰기 활성화 입력

Clk

입력

클럭 입력

q[7:0]

출력

8비트 데이터 출력

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