이 예에서는 VHDL에서 공통 읽기 및 쓰기 주소가 있는 64비트 x 8비트 단일 포트 RAM 설계에 대해 설명합니다. 합성 도구는 HDL 코드에서 단일 포트 RAM 설계를 감지하고 대상 장치의 아키텍처에 따라 altsyncram 또는 altddpram 메가 기능을 자동으로 추론할 수 있습니다.
VHDL: 단일 포트 RAM
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