이 예에서는 VHDL에서 읽기 작업을 위해 하나의 주소 포트가 있는 256비트 x 8비트 단일 포트 ROM 설계에 대해 설명합니다. 합성 도구는 HDL 코드에서 ROM 설계를 감지하고 대상 장치 아키텍처에 따라 altsyncram 또는 lpm_rom 메가 기능을 자동으로 추론할 수 있습니다.
VHDL: 단일 포트 ROM
이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.