상태 머신용 VHDL 템플릿

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기준

이 페이지는 VHDL의 상태 컴퓨터에 대한 설계 예시로 구성됩니다. 상태 머신은 여러 상태를 통해 발전하는 순차 회로입니다. 예는 다음과 같은 유형의 상태 컴퓨터를 구현하는 HDL 코드를 제공합니다.

  • 4-State Mealy State Machine

Mealy 상태 머신의 출력은 입력과 현재 상태 모두에 따라 달라집니다. 입력이 변경되면 클럭 에지를 기다리지 않고 출력이 업데이트됩니다.

  • 4 스테이트 무어 스테이트 머신

Moore 상태 컴퓨터의 출력은 현재 상태에만 따라 달라집니다. 출력은 상태가 변경되는 경우에만 작성됩니다(클럭 에지에서).

  • 세이프 스테이트 머신

이 예에서는 syn_encoding 합성 속성 값을 사용하여 소프트웨어가 불법 상태를 감지하고 상태 컴퓨터가 재설정 상태로 전환하도록 강제하기 위해 추가 논리를 삽입해야 한다고 지정합니다.

  • 사용자 인코딩 상태 머신

이 예에서는 syn_encoding 합성 특성을 사용하여 열거된 유형의 요소에 특정 바이너리 인코딩을 적용합니다.

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