데모 AXI 메모리 디자인 예

권장 대상:

  • 장치: 알 수 없음

  • Quartus®: v13.0

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기준

이 설계 예는 Qsys 시스템용 간단한 Verilog 사용자 지정 메모리 구성 요소에 대한 AMBA* AXI*-3 슬레이브 인터페이스를 보여줍니다. 이 예제를 사용자 지정 AXI 슬레이브 인터페이스의 기초로 사용할 수 있습니다. 구성 요소에는 선택적 Avalon® 스트리밍(Avalon-ST) 인터페이스와 Avalon® 메모리 매핑(Avalon-MM) 인터페이스가 포함되어 있으며, 한 구성 요소에서 여러 인터페이스 표준을 사용할 수 있는 방법을 보여 줍니다.

Quartus® II 핸드북은 이 예제를 사용하여 구성 요소 편집기 및 사용자 지정 하드웨어 Tcl 명령을 사용하여 지적 재산권(IP) 구성 요소를 패키징하는 과정을 보여줍니다. 이 예시에서 HDL 파일을 사용하여 구성 요소 편집기를 사용하여 Qsys 구성 요소 만들기(PDF) 장에 설명된 대로 간단한 하드웨어 Tcl(_hw.tcl) 파일을 만드는 방법을 배울 수 있습니다. 또한 포함된 _hw.tcl 파일을 참조하여 파생 매개변수, 유효성 검사 콜백 및 정교화 콜백을 포함한 하드웨어 Tcl 명령의 고급 사용을 확인하여 Qsys 및 현재 인터페이스에서 매개변수화 UI를 선택 사항으로 사용자 지정할 수 있습니다. 하드웨어 Tcl 명령에 대한 자세한 내용은 구성 요소 인터페이스 Tcl 참조(PDF) 장을 참조하십시오.

Qsys를 사용하여 사용자 지정 구성 요소를 포함하는 시스템을 만드는 것에 대한 자세한 내용은 Quartus II 핸드북의 Qsys(Qsys)로 시스템 만들기(PDF) 장을 참조하십시오.

이 설계 예제 사용

파일 demo_axi3_memory.zip을 다운로드하고 내용을 추출합니다. 이 설계 예에서는 ALTERA® 완전한 디자인 제품군(ACDS) v13.0 이상이 필요합니다.

ZIP 파일에는 /ip 하위 디렉토리에 다음 IP 구성 요소 파일이 포함됩니다.

  • 설계 파일 demo_axi_memory.svsingle_clock_ram.sv

  • 사용자 지정 하드웨어 Tcl 파일은 Qsys용 구성 요소를 패키지로 demo_axi_memory_hw.tcl입니다.
  • 시뮬레이션 출력, /verification_lib/verbosity_pkg.sv에서 메시지를 생성하는 데 사용되는 SystemVerilog 패키지 파일(Quartus II 소프트웨어 설치 디렉토리에서 /ip/altera/sopc_builder_ip/검증/lib/lib/verbosity_pkg.sv로도 찾을 수 있습니다)

자체 Qsys 시스템에서 이 구성 요소를 사용하려면 추출된 ZIP 파일의 /ip 하위 디렉토리를 Quartus II 프로젝트 디렉토리에 복사하십시오. 프로젝트에서 Qsys 시스템을 만들거나 열 때 Qsys는 /ip 하위 디렉토리의 IP 구성 요소를 감지하고 라이브러리의 프로젝트 섹션의 목록에 구성 요소를 추가합니다.

ZIP 파일에는 /ip/시뮬레이션 하위 디렉토리에 독립형 구성 요소를 시뮬레이션하는 다음 파일도 포함되어 있습니다.

  • 테스트벤치 파일 tb_mem.sv
  • mem.do 파일이 있는 Mentor Graphics® ModelSim*에서 시뮬레이션을 수행하여 구성 요소 작업을 보여주는 파형을 표시하는 스크립트 run_sim.tcl

ModelSim에서 시뮬레이션을 실행하려면 추출된 ZIP 파일에서 작업 디렉토리를 /ip/시뮬레이션 하위 디렉토리로 설정합니다. 소스 run_sim.tcl을 입력합니다.

또한 ZIP 파일에는 다음 Quartus II 소프트웨어 파일이 포함되어 있습니다.

  • Qsys 시스템에서 구성 요소의 인스턴스화를 설명하는 간단한 테스트 Qsys 시스템 test.qsys
  • 테스트 Qsys 시스템을 선택적으로 생성하고 컴파일할 수 있도록 더미 Quartus II 소프트웨어 프로젝트 파일: test.qpf, test.qsf, test.sdc

테스트 Qsys 시스템의 일부로 인스턴스화된 구성 요소를 보려면 Quartus II 소프트웨어에서 test.qpf 프로젝트 파일을 열고 Qsys에서 test.qsys 파일을 엽니다. 시스템 콘텐츠 탭의 이름 또는 설명 열에서 구성 요소를 두 번 클릭하거나 구성 요소를 마우스 오른쪽 버튼으로 클릭하고 편집을선택하여 매개변수 편집기를 확인합니다.

이 설계의 사용은 인텔® 설계 예시 라이선스 계약의이용 약관에 따라 달라질 수 있습니다.

설계 세부 정보

예제 Qsys 구성 요소에는 다음 인터페이스가 포함됩니다.

AXI-3 슬레이브 인터페이스

AXI 슬레이브 인터페이스는 온칩 메모리 블록에 대한 메모리 매핑 인터페이스입니다. 이 인터페이스는 메모리 블록에서 쓰고 읽을 수 있는 AXI 또는 Avalon-MM 마스터 인터페이스로 제어됩니다. 매개변수는 AXI ID 신호 폭, 슬레이브 주소 폭 및 데이터 폭을 지정합니다.

Avalon-ST 인터페이스

Qsys에서 이 구성 요소를 인스턴스화하면 선택적 Avalon-ST 소스 인터페이스를 활성화하거나 비활성화할 수 있습니다. 이 인터페이스는 톤(DTMF, 바쁜, 다이얼 톤, 링백 등)이 모두 특정 포트로 전환할 수 있는 바이트의 반복 스트림으로 저장되는 전화 통신 응용 프로그램에서 영감을 받았습니다. Avalon-ST 포트는 시작 주소, 중지 주소 및 해당 두 주소 사이에 RAM에 저장된 데이터로 정의되는 하나의 스트림을 제공합니다. 단어는 시작 주소부터 중지 주소까지 순서대로 출력됩니다. 각 단어는 MSB를 먼저 출력합니다. 이 데모 버전은 중지 주소가 시작 주소보다 크다고 가정합니다.

예를 들어, 다음 메모리 내용을 고려하십시오.
시작 주소: 0xbeef_0742
0xdace_32f7
중지 주소: 0xb0de_13ef
결과 바이트 스트림은 다음과 같습니다: be-ef-07-42-da-ce-32-f7-b0-de-13-ef-be-ef-07 ...

Avalon-MM CSR 인터페이스

Avalon-MM 인터페이스는 위에서 설명한 스트리밍 포트를 제어하는 간단한 제어 및 상태 레지스터(CSR) 인터페이스입니다. 이 인터페이스는 Avalon-ST 인터페이스가 활성화되어 있고 Avalon-ST 인터페이스가 비활성화된 경우에만 필요합니다. 매개변수는 Avalon® 슬레이브 주소 폭 및 데이터 폭을 지정합니다.

제어 레지스터는 메모리의 주소 범위와 분리된 주소 범위에 있으며, 해당 기본 주소는 시스템 메모리 맵의 편리한 위치에 할당될 수 있습니다. 다음 표에는 각 제어 레지스터의 목적이 나와 있습니다.

Qsys 매개변수 편집기

다음 스크린샷은 Qsys의 Demo AXI 메모리 구성 요소에 대한 매개변수 편집기 UI를 보여줍니다.

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