타이밍 분석기 예: 기본 SDC 예

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기준

set_input_delay -clock clk -min 2 [all_inputs]Synopsys® 설계 제약(SDC) 형식은 가장 단순한 디자인을 가장 복잡한 설계에 제한하는 간단하고 쉬운 방법을 제공합니다. 다음 예에서는 모든 클럭(포트 및 핀), 입력 I/O 경로 및 디자인용 출력 I/O 경로를 제한하는 가장 간단한 SDC 파일 콘텐츠를 제공합니다. 아래 SDC 파일을 모든 설계에 대한 템플릿으로 사용할 수 있습니다. 그러나 각 설계에는 모든 클럭, 입력 포트 및 출력 포트를 개별적으로 제한하는 맞춤형 SDC 파일이 포함되어야 합니다.

# 10-ns 요구 사항이
있는 클럭 포트 clk 제한 create_clock -period 10 [get_ports clk]

# 위상 잠금 루프(PLL)의 출력에 생성 클럭을 자동으로 적용합니다 # 이 명령은 설계 derive_pll_clocks #
Con에 PLL이 없는 경우에도 SDC에 안전하게 남을 수

있습니다. 입력 I/O 경로
set_input_delay -clock clk -max 3 [all_inputs]
set_input_delay -clock clk -min 2 [all_inputs]

# 출력 I/O 경로set_output_delay
-clock clk -max 제한 3 [all_inputs]

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