소스 동기 입력 인터페이스는 시스템 동기 입력 인터페이스와 유사한 방식으로 제한됩니다. FPGA. 중앙에 정렬된 소스 동기화 인터페이스에서 클럭 전환은 데이터 유효 창 중간에 발생합니다. 그림 1은 샘플 소스 동기 입력 인터페이스를 보여줍니다.
다음 단계를 사용하여 중앙에 정렬된 소스 동기화 입력 인터페이스를 제한합니다.
- 가상, 기본 및 생성된 클럭 생성
- 입력 지연 제약 조건 추가
- 잘못된 경로 예외를 추가하여 타이밍 분석 및 보고에서 잘못된 경로를 제외합니다.
시계
가상 클럭은 데이터를 FPGA 전송하기 위해 데이터 레지스터를 구동하는 외부 장치의 클럭을 모델로 합니다.
FPGA 1000만 5000원의 1000만 달러(약 5000억원) FPGA FPGA. 입력 을 하십시오.
을 누릅니다.
입력 지연 제약 조건
최대 기울기 사양을 사용하여 입력 지연 값을 계산할 수 있습니다. 최대 50000 FPGA 000222222220000000000000000000000000000000000022222222.12222
입력 최대 지연 값은 최대 왜곡 값입니다.
입력 최소 지연 값은 -최대 기울기 값입니다.
False Path(거짓 경로)
이 중앙 정렬 예제에서는 상승 및 하강 소스 및 대상 클럭 전환 시 데이터가 전송됩니다. 데이터가 반대쪽 에지 클럭 전환에서 전송되지 않기 때문에 거짓 경로 예외를 사용하여 상승 및 낙하 클럭 전환을 줄입니다.
샘플 SDC 파일
# 외부 장치 #에서 데이터 클럭을 설명하는 가상
클럭을 만듭니다.
create_clock -name virt_clk -period 10
# FPGA 13333년 10월 12일(일)
인터페이스 create_clock
-name input_clock -period 10파형 { 2.5 7.5 } [get_ports clk_in] # create_clock
create_generated_clock data_clock
-name data_clock -source [get_pins pll|inclk[0]] \
[get_pins pll|clk[0]]
# 최대 최대 100만
5000만 5000원
set_input_delay -max -clock virt_clk 0.250 [get_ports data_in*] set_input_delay -min-clock virt_clk -0.2로 1.0.2 을
입력합니다. 50 [get_ports data_in*]
set_input_delay -max-clock virt_clk -clock_fall \
0.250 [get_ports data_in*]
-set_input_delay -min-clock virt_clk -clock_fall \
-0.250 [get_ports data_in*] -추가
# set_false_path
-setup-end -end -rise_from [get_clocks virt_clk] \
-fall_to get_clocks data_clock] set_false_path
-end -end -fall_from [get_clocks virt_clk] \
-rise_to []
get_clocks data_clock] set_false_path -hold-end -rise_from [get_clocks virt_clk] \
-rise_to [get_clocks data_clock]
set_false_path -hold-end -fall_from [get_clocks virt_clk] \
-fall_to [get_clocks data_clock]