Timing Analyzer는 설계의 포트, 핀, 셀 또는 노드에 쉽게 액세스할 수 있는 수집 응용 프로그램 인터페이스(API)를 지원합니다. 타이밍 분석기에 지정된 유효한 제약 조건 또는 도구 명령 언어(Tcl) 명령을 사용하여 컬렉션 API를 사용할 수 있습니다.
표 1은 타이밍 분석기가 지원하는 컬렉션 명령을 설명합니다.
컬렉션에 대한 자세한 내용은 타이밍 분석기 장 또는 SDC 및 타이밍 분석기 API 참조 설명서(PDF)를참조하십시오.
표 1. 컬렉션 명령
명령 |
설명 |
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all_clocks |
디자인의 모든 클럭 컬렉션을 반환합니다. |
all_inputs |
디자인에서 입력 포트 컬렉션을 반환합니다. |
all_outputs |
디자인에 있는 모든 레지스터의 컬렉션을 반환합니다. |
get_cells |
디자인에서 셀 컬렉션을 반환합니다. 컬렉션의 모든 셀 이름은 지정된 패턴과 일치합니다. 와일드카드를 사용하여 동시에 여러 셀을 선택할 수 있습니다. |
get_clocks |
디자인에서 클럭 컬렉션을 반환합니다. set_multicycle_path -from 또는 -to of set_multicycle_path같은 다른 명령에 대한 인수로 사용될 때, 클럭의 각 노드는 컬렉션의 클럭으로 클럭된 모든 노드를 나타냅니다. 기본값은 특정 노드(클럭인 경우에도)를 명령의 대상으로 사용합니다. |
get_keepers |
설계에서 키퍼 노드(비조합 노드)의 컬렉션을 반환합니다. |
get_nets |
디자인에서 그물 컬렉션을 반환합니다. 컬렉션의 모든 순 이름은 지정된 패턴과 일치합니다. 와일드카드를 사용하여 동시에 여러 개의 그물을 선택할 수 있습니다. |
get_nodes |
설계에서 노드 모음을 반환합니다. |
get_pins |
디자인에서 핀 컬렉션을 반환합니다. 컬렉션의 모든 핀 이름은 지정된 패턴과 일치합니다. 와일드카드를 사용하여 동시에 여러 핀을 선택할 수 있습니다. |
get_ports |
디자인에서 포트(설계 입력 및 출력)의 컬렉션을 반환합니다. |
get_registers |
디자인에서 레지스터 컬렉션을 반환합니다. |
다음 예에서는 컬렉션 명령이 포함된 create_clock 및 create_generated_clock 명령의 다양한 용도를 보여줍니다.
# 60% 듀티 사이클 create_clock -period 10 -waveform {0 6} -name clk [get_ports clk] # 다음 멀티사이클은 레지스터에서 끝나는 모든 경로에 적용됩니다 # clk set_multicycle_path 클럭된 모든 경로에 적용됩니다 -에서 [get_clocks clk] 2