TFT LCD 컨트롤러 참조 설계

권장 대상:

  • 장치: Cyclone® I/II/II

  • Quartus®: 알 수 없음

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기준

개요

디지털 블록 TFT LCD 컨트롤러 참조 설계를 통해 시스템에서 TFT LCD 패널 디스플레이의 설계를 가속화할 수 있습니다. 참조 설계는 넷리스트 또는 VHDL/Verilog HDL 레지스터 전송 수준(RTL) 형식으로 제공되는 디지털 블록 DB9000AVLN TFT LCD 컨트롤러 지적 재산권(IP) 코어를 중심으로 합니다.

DB9000AVLN 코어에는 Nios® II 임베디드 프로세서와 SDRAM 또는 SRAM 컨트롤러(메모리가 프레임 버퍼 역할을 할 수 있습니다)와 상호 연결하기 위한 Avalon® 메모리 매핑 시스템 상호 연결이 포함되어 있습니다. 이 참조 설계와 함께 제공되는 소프트웨어는 Nios II 임베디드 프로세서에서 실행되어 프레임 버퍼 메모리에 이미지를 배치하고 DB9000AVLN 코어를 호출하여 LCD 패널을 구동합니다.

인텔® Quartus® 설계 소프트웨어를 사용하여 TFT LCD 컨트롤러 참조 설계를 Cyclone®, Cyclone® II 또는 Cyclone® III FPGA 개발 키트로 인스턴스화할 수 있습니다. 지원되는 인텔® FPGA 개발 키트의 전체 목록은 시연된 인텔® 기술 섹션을 참조하십시오.

적절한 케이블을 제작하여 LCD 패널을 인텔 FPGA 개발 키트에 연결할 수 있습니다. 자세한 내용은 디지털 블록에 문의하십시오.

그림 1은 TFT LCD 컨트롤러 참조 설계 블록 다이어그램을 보여줍니다.

하드웨어 설계 기능

  • 프로그래밍 가능한 다양한 LCD 패널 해상도
    • 최대 프로그래밍 가능한 해상도 4096 x 2048
    • 16픽셀 단위로 16~4096픽셀의 수평 픽셀 해상도
  • 1포트 TFT LCD 패널 인터페이스 지원
    • 18비트 디지털(6비트/색상) 및 24비트 디지털(8비트/색상)
  • 2포트 LVDS TFT LCD 패널 인터페이스 지원
  • 프로그래밍 가능한 프레임 버퍼 비트당 픽셀당(bpp) 색상 깊이:
    • 색상 팔레트를 통해 18비트 LCD 픽셀에 매핑된 1, 2, 4, 8 bpp
    • 16, 18 bpp는 18비트 LCD 픽셀을 직접 구동합니다.
    • 24비트 LCD 픽셀을 직접 구동하는 24 bpp
  • 프레임 버퍼 메모리 스토리지 요구 사항을 줄이고 시스템 상호 연결 폭을 Avalon 컬러 팔레트 RAM
    • 16비트 RAM 256개 항목, 32비트 128개 항목으로 구현
    • 마이크로프로세서 또는 마스터 버스 인터페이스가 고정적으로 슬레이브 버스 인터페이스를 통해 각 프레임에 DMA(직접 메모리 액세스) 컨트롤러로 동적으로 로드됨
  • 프로그래밍 가능한 출력 형식 지원
    • 18비트 디지털 인터페이스에서 RGB 6:6:6 또는 5:6:5
    • 24비트 디지털 인터페이스에서 RGB 8:8:8
  • 프로그래밍 가능한 수평 및 수직 타이밍 매개변수
    • 전면 현관, 후면 현관, 동기화 폭, 픽셀당 라인당
    • 극성 동기화
  • 프로그래밍 가능한 픽셀 클럭
    • 버스 클럭의 1~128픽셀 클럭 분할기
    • 픽셀 클럭 극성
    • 별도의 독립적인 픽셀 클럭 입력
  • 프로그래밍 가능한 데이터는 타이밍 신호를 활성화합니다.
    • 수평 및 수직 타이밍 매개변수에서 파생됨
    • 디스플레이는 극성을 지원합니다.
  • 세 가지 유형의 메모리
    • 16단어 x 32비트 입력 FIFO, Avalon 시스템 상호 연결 및 LCD 패널 클럭 속도를 분리합니다. DMA 컨트롤러와 통합됨
    • 255단어 x 16비트 컬러 팔레트 RAM
    • 16단어 출력 FIFO
    • FIFO 버퍼는 깊이와 폭에서 매개변수화 가능
  • 전원 업 및 다운 시퀀싱 지원
  • 마스킹 제어를 통해 내부 인터럽트 소스 9개
  • Little-endian, big-endian 또는 Windows CE 모드
  • Avalon 메모리 매핑 인터페이스 준수
  • 옵션 PCI* 인터페이스
  • 완전히 동기화되고 합성 가능한 Verilog HDL 또는 VHDL RTL 소스가 상승하는 에지 클럭, 게이트 클럭 없음, 내부 트라이 스테이트 없음
  • 디지털 블록 하드웨어 및 소프트웨어 엔지니어링 서비스를 통해 요구 사항에 따라 DB9000AVLN 코어를 수정하거나 통합하십시오.

연락처 정보

디지털 블록, Inc.
587 Rock Road
Glen Rock, NJ 07452 미국
전화: +1 201 251 1281
팩스: +1 201 632 4809
이메일: info@digitalblocks.com
WWW: www.digitalblocks.com

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